SK海力士与TetraMem验证忆阻器存内计算SoC

SK海力士、美国芯片初创公司TetraMem与南加州大学研究人员联合完成了一款忆阻器存内计算系统级芯片。相关论文《A Memristor-Based In-Memory Computing System-on-Chip with Efficient Depthwise Convolution》发表于《Advanced Intelligent Systems》。TetraMem在7月发布合作成果时称，论文获选为期刊封面内容；这项工作更准确的定位是完成流片和任务验证的研究芯片，而不是已经进入销售或量产阶段的边缘AI产品。

存内计算试图处理传统处理器与存储器分离所带来的数据搬运开销。神经网络推理需要反复读取权重并执行矩阵运算，数据在计算单元和存储器之间移动会消耗电力、增加延迟。忆阻器可以用电导状态保存权重，并在阵列内以模拟方式进行向量—矩阵乘法，从而减少外部搬运。不过，这类阵列更适合权重复用率高的稠密运算；MobileNet等轻量网络大量采用的深度卷积按通道独立处理数据，映射到常规交叉阵列时容易留下大量闲置单元，削弱面积和能效优势。

联合团队为这个问题设计了异构架构。芯片包含一个负责调度的嵌入式RISC-V处理器和10个神经处理单元，其中一个专门执行深度卷积，另外九个处理逐点卷积和稠密运算。标准单元采用256×256忆阻器交叉阵列；深度卷积单元则使用八组252×28的“之”字形阵列，使28个相互独立的3×3卷积能够并行进行。论文报告称，这一映射方式把深度卷积层的单阵列权重利用率提高到约100%。

芯片前端采用65纳米CMOS工艺，SK海力士负责在金属互连层之后制作并集成阻变存储单元。研究团队在芯片上部署了约3.6万个参数的定制MobileNetV1Small网络，用Visual Wake Words任务检验低功耗视觉唤醒能力。实测端到端准确率为80.36%，与对应的4比特软件模型相当。由于单个忆阻器的有效编程精度略高于2比特，设计采用两组子阵列补偿，将有效权重精度提高到约4比特。

论文给出的神经处理单元峰值吞吐量为0.254 TOPS；在100 MHz下，核心能效达到21.3 TOPS/W，在400 MHz下为11.9 TOPS/W。频率提高而每瓦性能下降，反映外围数模转换、模数转换和控制电路的功耗仍然重要。65纳米工艺上的实测结果说明这套器件、阵列、控制器和软件映射能够共同工作，但不能直接外推到先进制程量产芯片的成本或性能。

现阶段还有几条边界不能越过。演示网络只调用一个深度卷积单元和五个标准单元，其余四个单元闲置，因此论文没有展示10个单元同时满载时的持续吞吐、功耗和互连瓶颈。公开材料也未披露芯片面积、良率、长期数据保持、温度适应性、批次差异、量产时间表或客户导入计划。TetraMem与SK海力士表示将继续研究存储技术、计算架构和系统集成，但这不是采购合同或商业产品公告。

这项研究与SK海力士已公开的HBM、LPDDR、PIM和CXL产品方向属于不同成熟度层级。HBM通过提高处理器附近的存储带宽缓解数据瓶颈，忆阻器存内计算则尝试直接减少数据移动。前者已经形成大规模市场，后者仍要证明在真实模型、软件工具链和制造一致性上的综合价值。此次成果的重要性在于为轻量网络中难映射的深度卷积给出了实芯片方案，而非证明忆阻器芯片已经可以替代通用GPU、NPU或现有边缘处理器。

从阵列利用率到商业收入仍隔着量产验证

对半导体产业的直接影响首先落在研发路径，而不是近期出货。专用深度卷积阵列解决了忆阻器存内计算的一项结构性低利用率问题，使传感器、可穿戴设备和工业终端上的常开视觉任务多了一个低功耗候选方案。如果后续芯片能够在更大模型上保持能效，并补齐可靠性、编译工具和批量制造数据，存储厂商可能从销售存储器进一步延伸到器件、计算阵列与系统协同设计。

传导到收入需要更严格的证据：完整SoC在持续负载下的性能、不同温度和使用寿命下的电导稳定性、晶圆间一致性、外围转换电路面积，以及相对于数字NPU和SRAM存内计算的总成本。当前演示规模较小，也没有量产计划或客户承诺，因此不能把论文指标直接计入存储芯片需求或资本开支。反方证据将包括更先进数字NPU在相近功耗下取得更高吞吐，或忆阻器的校准、良率与软件迁移成本抵消阵列节能。

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